заказ_bg

прадукты

XCF128XFTG64C Інкапсуляцыя BGA64 XL прылады канфігурацыі і захоўвання высокай шчыльнасці

кароткае апісанне:


Дэталь прадукту

Тэгі прадукту

Атрыбуты прадукту

ТЫП АПІСАННЕ
Катэгорыя Інтэгральныя схемы (ІС)

Памяць

Праграмы канфігурацыі для FPGA

Вытворца AMD Xilinx
серыял -
Пакет латок
Статус прадукту Устарэлы
Праграмуемы тып У праграмуемай сістэме
Памер памяці 128 Мб
Напружанне - сілкаванне 1,7 В ~ 2 В
Працоўная тэмпература -40°C ~ 85°C
Тып мацавання Павярхоўны мантаж
Пакет / Чахол 64-ТБГА
Пакет прылады пастаўшчыка 64-FTBGA (10×13)
Базавы нумар прадукту XCF128

Дакументы і медыя

ТЫП РЭСУРСУ СПАСЫЛКА
Табліцы дадзеных Тэхнічны ліст XCF128XFT(G)64C
Экалагічная інфармацыя Xiliinx RoHS Cert

Сертыфікат Xilinx REACH211

Састарэнне PCN / EOL Некалькі прылад 1 чэрвеня 2015 г

Mult Device EOL Rev3 9 мая 2016 г

Канец жыцця 10 СТУДЗЕНЯ 2022 г

Змена стану часткі PCN Дэталі рэактываваны 25 красавіка 2016 г
Табліца дадзеных HTML Тэхнічны ліст XCF128XFT(G)64C

Экалагічныя і экспартныя класіфікацыі

АТРЫБУТ АПІСАННЕ
Статус RoHS Сумяшчальны з ROHS3
Узровень адчувальнасці да вільгаці (MSL) 3 (168 гадзін)
Статус REACH REACH не ўплывае
ECCN 3A991B1A
ХЦУС 8542.32.0071

Xilinx прадстаўляе серыю XC18V00 унутрысістэмных праграмуемых канфігурацыйных PROM (малюнак 1).Прылады ў гэтым сямействе 3,3 В уключаюць 4-мегабітны, 2-мегабітны, 1-мегабітны і 512-кілабітны PROM, якія забяспечваюць просты ў выкарыстанні і эканамічна эфектыўны метад перапраграмавання і захоўвання бітавых патокаў канфігурацыі Xilinx FPGA.

Калі FPGA знаходзіцца ў рэжыме Master Serial, ён стварае канфігурацыйны такт, які кіруе PROM.Праз кароткі час доступу пасля ўключэння CE і OE даныя даступныя на штыфце PROM DATA (D0), які падключаны да штыфта DIN FPGA.Новыя даныя даступныя праз кароткі час доступу пасля кожнага нарастаючага фронту тактавай частоты.FPGA генеруе адпаведную колькасць тактавых імпульсаў для завяршэння канфігурацыі.Калі FPGA знаходзіцца ў рэжыме Slave Serial, PROM і FPGA тактуюць знешнія гадзіны.

Калі FPGA знаходзіцца ў рэжыме Master Select MAP, FPGA генеруе канфігурацыйны гадзіннік, які кіруе PROM.Калі FPGA знаходзіцца ў рэжыме Slave Parallel або Slave Select MAP, знешні асцылятар генеруе тактавы сігнал канфігурацыі, які кіруе PROM і FPGA.Пасля ўключэння CE і OE даныя даступныя на кантактах PROM DATA (D0-D7).Новыя даныя даступныя праз кароткі час доступу пасля кожнага нарастаючага фронту тактавай частоты.Дадзеныя запісваюцца ў FPGA па наступным нарастаючаму фронту CCLK.Аўтаномны асцылятар можна выкарыстоўваць у рэжымах Slave Parallel або Slave Select MAP.

Некалькі прылад можна каскадаваць, выкарыстоўваючы выхад CEO для кіравання ўваходам CE наступнай прылады.Уваходы тактавага сігналу і выхады DATA ўсіх PROM у гэтым ланцужку ўзаемазвязаны.Усе прылады сумяшчальныя і могуць падключацца каскадам з іншымі членамі сямейства або з сямействам аднаразовых праграмуемых паслядоўных PROM XC17V00.

 


  • Папярэдняя:
  • далей:

  • Напішыце тут сваё паведамленне і адпраўце яго нам