Новы арыгінальны XC18V04VQG44C Spot Stock FPGA Field Programmable Gate Array Logic IC Chip Інтэгральныя схемы

Атрыбуты прадукту

Дакументы і медыя

Экалагічныя і экспартныя класіфікацыі

Дадатковыя рэсурсы

Памяць Xilinx – Праграмы канфігурацыі для FPGA

Xilinx прадстаўляе серыю XC18V00 унутрысістэмных праграмуемых канфігурацыйных PROM (малюнак 1).Прылады ў гэтым сямействе 3,3 В уключаюць 4-мегабітны, 2-мегабітны, 1-мегабітны і 512-кілабітны PROM, якія забяспечваюць просты ў выкарыстанні і эканамічна эфектыўны метад перапраграмавання і захоўвання бітавых патокаў канфігурацыі Xilinx FPGA.

Калі FPGA знаходзіцца ў рэжыме Master Serial, ён стварае канфігурацыйны такт, які кіруе PROM.Праз кароткі час доступу пасля ўключэння CE і OE даныя даступныя на штыфце PROM DATA (D0), які падключаны да штыфта DIN FPGA.Новыя даныя даступныя праз кароткі час доступу пасля кожнага нарастаючага фронту тактавай частоты.FPGA генеруе адпаведную колькасць тактавых імпульсаў для завяршэння канфігурацыі.Калі FPGA знаходзіцца ў рэжыме Slave Serial, PROM і FPGA тактуюць знешнія гадзіны.

Калі FPGA знаходзіцца ў рэжыме Master Select MAP, FPGA генеруе канфігурацыйны гадзіннік, які кіруе PROM.Калі FPGA знаходзіцца ў рэжыме Slave Parallel або Slave Select MAP, знешні асцылятар генеруе тактавы сігнал канфігурацыі, які кіруе PROM і FPGA.Пасля ўключэння CE і OE даныя даступныя на кантактах PROM DATA (D0-D7).Новыя даныя даступныя праз кароткі час доступу пасля кожнага нарастаючага фронту тактавай частоты.Дадзеныя запісваюцца ў FPGA па наступным нарастаючаму фронту CCLK.Аўтаномны асцылятар можна выкарыстоўваць у рэжымах Slave Parallel або Slave Select MAP.

Некалькі прылад можна каскадаваць, выкарыстоўваючы выхад CEO для кіравання ўваходам CE наступнай прылады.Уваходы тактавага сігналу і выхады DATA ўсіх PROM у гэтым ланцужку ўзаемазвязаны.Усе прылады сумяшчальныя і могуць падключацца каскадам з іншымі членамі сямейства або з сямействам аднаразовых праграмуемых паслядоўных PROM XC17V00.