(Электронныя кампаненты) 5V927PGGI8

Атрыбуты прадукту

Дакументы і медыя

Экалагічныя і экспартныя класіфікацыі

Дадатковыя рэсурсы

Падрабязная інфармацыя аб прадукце
24-БІТНЫ ЛІЧБАВЫ ПРАЦЭСАР СІГНАЛА

Motorola DSP56307, член сямейства DSP56300 праграмуемых працэсараў лічбавых сігналаў (DSP), падтрымлівае прыкладанні бесправадной інфраструктуры з агульнымі аперацыямі фільтрацыі.Убудаваны ў чып удасканалены сапрацэсар фільтра (EFCOP) апрацоўвае алгарытмы фільтра паралельна з асноўнай працай, такім чынам павялічваючы агульную прадукцыйнасць і эфектыўнасць DSP.Як і іншыя члены сямейства, DSP56307 выкарыстоўвае высокапрадукцыйны рухавік з адным тактавым цыклам на інструкцыю (сумяшчальны па коду з папулярным базавым сямействам Motorola DSP56000), механізм пераключэння ствалоў, 24-бітную адрасацыю, кэш інструкцый і кантролер прамога доступу да памяці, як на малюнку 1. DSP56307 забяспечвае прадукцыйнасць пры 100 мільёнах інструкцый (MIPS) у секунду з выкарыстаннем унутранага тактавага сігналу 100 МГц з ядром 2,5 вольта і незалежнай уваходнай/выхаднай магутнасцю 3,3 вольта.

Агляд
Выкарыстоўваючы калонную архітэктуру ASMBL (Advanced Silicon Modular Block) другога пакалення, XC5VLX330T-3FFG1738I утрымлівае пяць розных платформаў (падсямействаў), найбольшы выбар сярод любога сямейства FPGA.Кожная платформа змяшчае розныя суадносіны функцый для задавальнення патрэб шырокага спектру перадавых лагічных канструкцый.У дадатак да самай перадавой, высокапрадукцыйнай лагічнай структуры, XC5VLX330T-3FFG1738I FPGA ўтрымліваюць мноства жорсткіх блокаў сістэмнага ўзроўню IP, у тым ліку магутны 36-Кбітны блок RAM/FIFO, другое пакаленне 25 x 18 зрэзаў DSP, тэхналогію Select IO з убудаваным у імпедансе з лічбавым кіраваннем, блоках інтэрфейсу крыніца-сінхронны Chip Sync, функцыі сістэмнага манітора,

АСАБЛІВАСЦІ
Высокапрадукцыйнае ядро ​​DSP56300
● 100 мільёнаў інструкцый у секунду (MIPS) з тактавай частатой 100 МГц пры ядры 2,5 В і 3,3 VI/O
● Аб'ектны код, сумяшчальны з ядром DSP56000
● Высокапаралельны набор інструкцый
● Арыфметычна-лагічны блок дадзеных (ALU)
- Цалкам канвеерны 24 х 24-бітны паралельны множнік-акумулятар
- 56-бітны паралельны барэль зруху (хуткі зрух і нармалізацыя; генерацыя бітавага патоку і аналіз)
- Умоўныя інструкцыі ALU
- 24-бітная або 16-бітная падтрымка арыфметыкі пад праграмным кіраваннем
● Блок кіравання праграмай (PCU)
- Падтрымка незалежнага ад пазіцыі кода (PIC).
- Рэжымы адрасавання, аптымізаваныя для прыкладанняў DSP (уключаючы непасрэдныя зрушэнні)
- Убудаваны кантролер кэша інструкцый
- Апаратны стэк з магчымасцю пашырэння памяці на чыпе
- Укладзеныя апаратныя цыклы DO
- Хуткае аўтаматычнае вяртанне перапынкаў
● Прамы доступ да памяці (DMA)
- Шэсць каналаў DMA, якія падтрымліваюць унутраны і знешні доступ
- Адна-, двух- і трохмерныя перадачы (уключаючы цыклавую буферызацыю)
- Перапыненні перадачы ў канцы блока
- Запуск ад ліній перапынення і ўсіх перыферыйных прылад
● Фазавая аўтападстройка частот (PLL)
- Дазваляе змяняць каэфіцыент дзялення нізкай магутнасці (DF) без страты блакавання
- Выхадныя гадзіны з ліквідацыяй перакосаў
● Падтрымка апаратнай адладкі
- Модуль эмуляцыі на чыпе (на CE).
- Сумесная тэставая група дзеянняў (JTAG) тэставы порт доступу (TAP)
- Рэжым трасіроўкі адрасоў адлюстроўвае ўнутраны доступ да аператыўнай памяці праграмы праз знешні порт